Achronix最新推出的基于臺積電(TSMC)7nm FinFET工藝的Speedster7t FPGA器件，包含了革命性的新型二維片上網(wǎng)絡(2D NoC)。像運行在FPGA可編程邏輯結(jié)構上的高速公路網(wǎng)絡一樣，2D NoC為FPGA外部高速接口和內(nèi)部可編程邏輯之間的數(shù)據(jù)傳輸提供超高帶寬(~27Tbps)。
NoC使用一系列高速行和列網(wǎng)絡通道在整個FPGA內(nèi)分配數(shù)據(jù)，從而在整個FPGA結(jié)構流量內(nèi)橫向和縱向分配數(shù)據(jù)。NoC中的每一行或每一列都有兩個256位、單向和行業(yè)標準的AXI通道，可以在每個方向上以512 bps(256位x 2GHz)的傳輸速率運行。
片上網(wǎng)絡為現(xiàn)場可編程門陣列設計提供了幾個重要優(yōu)勢，包括：
l提高設計的性能。
在設計高資源占用時，減少空閑邏輯資源并降低布局布線擁塞的風險。
l降低功耗。
l簡化邏輯設計，NoC替代傳統(tǒng)邏輯進行高速接口和總線管理。
我實現(xiàn)了真正的模塊化設計。
本文通過一個具體的FPGA設計實例來說明片上網(wǎng)絡在FPGA內(nèi)部邏輯互連中的重要作用。本設計主要實現(xiàn)三重數(shù)據(jù)加密解密算法(3DES)。該算法是DES加密算法模式之一，對每個數(shù)據(jù)塊應用三次DES加密算法，通過增加DES的密鑰長度來增加安全性。
在這個FPGA設計中，我們把I/O引腳放在四個方向：上、下、左、右。從上引腳進入的數(shù)據(jù)由邏輯1解密，然后通過藍色線路發(fā)送到邏輯2進行加密，然后從下引腳發(fā)送出去。從左引腳進入的數(shù)據(jù)由邏輯3解密，然后通過紅色線路發(fā)送到邏輯4，加密后從右引腳發(fā)送出去。如圖2。
本設計中遇到的問題如下：
l加密和解密模塊之間的連線延遲太長，如果不增加流水線，設計性能會受到很大限制。然而，因為連接總線的位寬是256位，所以增加幾級流水線寄存器將占用大量額外的寄存器資源。
上下模塊之間的連接總線和左右模塊之間的連接總線交叉。如果設計比較復雜，可能會遇到布局布線，局部擁堵，這將大大增加工具布局布線時間。
以上兩個問題都是FPGA設計人員在復雜的FPGA設計中或多或少遇到的，可能是設計復雜，硬件平臺的限制，或者是設計必須連接到不同位置的外圍硬IP。
NoC的出現(xiàn)解決了上述問題。NoC為FPGA邏輯互連提供雙向288位原始數(shù)據(jù)模式。用戶可以通過這些288位信號進行邏輯直接連接或自定義協(xié)議互聯(lián)。
在每個NoC的交叉點上有兩個網(wǎng)絡接入點(NaP)。用戶可以通過例化國家行動方案的原始或宏觀定義，將自己的邏輯接入國家和地區(qū)奧委會，并將它們相互連接起來。
這樣，3DES加密和解密模塊之間的NoC互連可以通過3DES加密和解密模塊上的例化NAP來實現(xiàn)。
這樣在簡化用戶設計的同時，設計性能從260MHz大幅提升到750MHz。從圖6可以看出，在總線，已經(jīng)看不到大量的邏輯連接，總線的所有連接都被國家奧委會接管。在后端布局布線圖中，只能看到白色模塊內(nèi)部的綠色時鐘軌跡和邏輯軌跡。
本文主要想通過這樣一個例子向FPGA設計人員展示如何使用片上網(wǎng)絡來互聯(lián)FPGA的內(nèi)部邏輯，從而為FPGA設計人員提供另一種思路。在傳統(tǒng)的FPGA設計中，當性能無法提升，布局布線擁堵時，能否考慮使用Achronix新推出的Speedster7t FPGA來簡化和加速用戶的設計？
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2021-07-08 16:11:11
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