PCB電路中的電源完整性

在電路設(shè)計(jì)中，我們一般關(guān)心的是信號(hào)的質(zhì)量，但有時(shí)我們傾向于研究信號(hào)線，將電源和接地視為理想情況。雖然這樣可以簡(jiǎn)化問題，但是這種簡(jiǎn)化在高速設(shè)計(jì)中已經(jīng)不可行了。雖然電路設(shè)計(jì)的直接結(jié)果是從信號(hào)完整性中表現(xiàn)出來的，但我們不能忽視電源完整性設(shè)計(jì)。因?yàn)殡娫赐暾灾苯佑绊懽罱KPCB的信號(hào)完整性。電源完整性和信號(hào)完整性密切相關(guān)，在很多情況下，信號(hào)失真的主要原因是電源系統(tǒng)。比如地面反彈噪聲過大，去耦電容設(shè)計(jì)不當(dāng)，回路影響嚴(yán)重，多個(gè)電源/地平面劃分不好，地層設(shè)計(jì)不合理，電流不均勻等等。
1)配電系統(tǒng)
電源完整性設(shè)計(jì)是一件非常復(fù)雜的事情，但如何控制近年來電源系統(tǒng)(電源和接地層)之間的阻抗是設(shè)計(jì)的關(guān)鍵。理論上，電力系統(tǒng)之間的阻抗越低越好。阻抗越低，噪聲幅度越小，電壓損耗越小。在實(shí)際設(shè)計(jì)中，我們可以通過指定最大電壓和電源變化范圍來確定我們想要達(dá)到的目標(biāo)阻抗，然后調(diào)整電路中的相關(guān)因素，使電源系統(tǒng)各部分的阻抗(與頻率有關(guān))接近目標(biāo)阻抗。
2)地面反彈
當(dāng)高速器件的邊沿速率低于0.5ns時(shí)，來自大容量數(shù)據(jù)總線的數(shù)據(jù)交換速率特別快，當(dāng)其產(chǎn)生足以影響電源層信號(hào)的強(qiáng)紋波時(shí)，就會(huì)出現(xiàn)電源不穩(wěn)定的問題。當(dāng)通過地回路的電流改變時(shí)，由于回路電感將產(chǎn)生電壓。上升沿縮短時(shí)，電流變化率增大，接地反彈電壓增大。此時(shí)，接地層(地線)不再是理想的零電平，電源也不再是理想的DC電位。當(dāng)同步轉(zhuǎn)換的門電路增加時(shí)，地面反彈變得更加嚴(yán)重。對(duì)于128位總線，可能有50_100條輸入/輸出線在同一時(shí)鐘沿上切換。此時(shí)，同時(shí)切換的電源和反饋到輸入輸出驅(qū)動(dòng)器的地回路電感必須盡可能低，否則，當(dāng)它們連接到同一個(gè)地時(shí)，會(huì)出現(xiàn)電壓刷。接地反彈隨處可見，如芯片、封裝、連接器或電路板，可能會(huì)導(dǎo)致電源完整性問題。
從技術(shù)發(fā)展的角度來看，器件上升沿只會(huì)減小，總線寬度只會(huì)增大。保持接地反彈可接受方法的唯一方法是降低電源和接地的分布電感。對(duì)于芯片，這意味著移動(dòng)到陣列晶片，盡可能多地放置電源和接地，并使封裝的連線盡可能短，以降低電感。對(duì)于封裝來說，它意味著移動(dòng)層封裝以使電源接地層之間的距離更近，如BGA封裝中所使用的。對(duì)于連接器，這意味著使用更多的接地引腳或重新設(shè)計(jì)連接器以具有內(nèi)部電源和接地層，例如基于連接器的帶狀電纜。對(duì)于電路板來說，這意味著使相鄰的電源和接地層盡可能靠近。因?yàn)殡姼信c長(zhǎng)度成正比，所以使電源和地之間的連線盡可能短會(huì)降低地噪聲。
3)去耦電容
我們都知道在電源和地之間加一些電容可以降低系統(tǒng)的噪聲，但是電路板上加多少電容呢？每個(gè)電容的合適值是多少？每個(gè)電容放在哪里比較好？一般我們都沒有認(rèn)真考慮過這些問題，只是基于設(shè)計(jì)師的經(jīng)驗(yàn)。有時(shí)我們甚至認(rèn)為電容越小越好。在高速設(shè)計(jì)中，必須考慮電容的寄生參數(shù)，定量計(jì)算去耦電容的數(shù)量、每個(gè)電容的電容值和具體的放置位置，保證系統(tǒng)的阻抗在控制范圍內(nèi)。一個(gè)基本原則是，所需的去耦電容不應(yīng)少于一個(gè)，也不應(yīng)需要任何冗余電容。